home *** CD-ROM | disk | FTP | other *** search
/ NetNews Offline 2 / NetNews Offline Volume 2.iso / news / comp / sys / amiga / misc-part2 / 10742 < prev    next >
Encoding:
Text File  |  1996-08-05  |  2.2 KB  |  47 lines
  1. Path: valour.pem.cam.ac.uk!not-for-mail
  2. From: cbrown@armltd.co.uk (Chris Brown)
  3. Newsgroups: comp.sys.amiga.advocacy,comp.sys.amiga.misc
  4. Subject: Re: Walker vs. the $999 7200/75 w/4xCD!
  5. Date: 1 Apr 1996 21:03:47 +0100
  6. Organization: Advanced RISC Machines Limited
  7. Message-ID: <4jpcr3$6ni@valour.pem.cam.ac.uk>
  8. References: <eraugust-2803960910170001@sbdsk0838.sbrc.hac.com> <1350.6662T1401T2752@mbox.vol.it>
  9. NNTP-Posting-Host: valour.pem.cam.ac.uk
  10.  
  11. In article <1350.6662T1401T2752@mbox.vol.it>,
  12. Fabio Bizzetti <bizzetti@mbox.vol.it> wrote:
  13. >
  14. >1-2 years and RISC will return in the garage: where it _always_ has
  15. >been.
  16.  
  17. Your assertion is silly. One of the main reasons why RISC processors
  18. came about in the first place was that memory was too slow for CISC
  19. processors, with thier instructions that operated directly on
  20. memory. RISC processors have as their only memory operations loads and
  21. stores, with lots of registers to keep their data in. This serialises
  22. memory accesses more which means burst mode can be very well utilised,
  23. and is kinder on caches. Compare with, say the P6, a CISC chip, which
  24. needs an enormous and fast level 2 cache to perform well.
  25.  
  26. >Untill someone makes 5ns main ram (!) and RISC's can go out again, untill
  27. >we get BiCMOS technology for CPU's and at 700Mhz and 20 millions of transistors
  28. >CISC wins again in any case.
  29.  
  30. Huh? You are aware that one of the purest RISC designs around today is
  31. the DEC Alpha, right? It's also the fastest commercially available
  32. microprocessor by a *long* way.
  33.  
  34. >Sorry, but the future is for CISC processors (as programming structure) with
  35. >as many parts as possible implemented in RISC architecture.
  36.  
  37. This is bad because putting the translation logic on the front to
  38. RISCify the instruction stream will slow the processor down,
  39. complicate its design and lengthen the pipeline (P6 has something
  40. crazy like 14 pipeline stages. Missing a branch is pretty catastrophic
  41. for it).
  42. -- 
  43. /*  _  */main(int k,char**n){char*i=k&1?"+L*;99,RU[,RUo+BeKAA+BECACJ+CAACA"
  44. /* / ` */"CD+LBCACJ*":1[n],j,l=!k,m;do for(m=*i-48,j=l?m/k:m%k;m>>7?k=1<<m+
  45. /* |   */8,!l&&puts(&l)**&l:j--;printf("  \0_/"+l));while((l^=3)||l[++i]);}
  46. /* \_,hris Brown -- All opinions expressed are probably wrong. */
  47.